[이코노믹리뷰=최진홍 기자] SK하이닉스의 기술 본능이 매섭다. 15일 세계 최초로 JEDEC(국제반도체표준협의기구) 규격을 적용한 DDR5 D램을 개발했다고 밝혔다. DDR5는 DDR4를 잇는 차세대 D램 표준규격으로 빅데이터, 인공지능, 머신러닝 등 차세대 시스템에 최적화된 초고속, 저전력, 고용량 제품이다. 2020년부터 양산 예정이다.

시장조사업체 IDC는 2020년부터 DDR5 수요가 본격적으로 발생하기 시작해 2021년에는 전체 D램 시장의 25%, 2022년에는 44%로 지속 확대될 것으로 예상했다.

SK하이닉스는 최근 세계 최초로 CTF(Charge Trap Flash)와 PUC(Peri Under Cell)를 결합한 4D 낸드(4D 낸드) 구조의 96단 512Gbit(기가비트) TLC(Triple Level Cell) 낸드플래시 개발에 성공한 후 2세대 10나노급(1y) 미세공정을 적용한 8Gbit(기가비트) DDR4 D램을 개발했다고 밝힌 바 있다. 여기에 DDR5 시대로 빠르게 기술적 행보를 거듭하는 장면이 의미심장하다.

SK하이닉스의 16Gbit DDR5는 DDR4 대비 동작 전압이 기존 1.2V에서 1.1V로 낮아져, 전력 소비량이 30% 감축됐다. 전송 속도는 3200Mbps에서 5200Mbps로 1.6배 가량 향상됐다. 이는 FHD(Full-HD)급 영화(3.7GByte) 11편에 해당되는 41.6GByte(기가바이트)의 데이터를 1초에 처리할 수 있는 수준이다.

이번에 칩셋 업체에 일부 제공된 제품은 서버와 PC용 RDIMM(Registered Dual In-line Memory Module)과 UDIMM(Unbuffered DIMM)이다. JEDEC DDR5 표준에 맞춰 데이터를 저장하는 셀 영역의 단위 관리 구역을 16개 에서 32개로 확장하고(16bank → 32bank) 한번에 처리하는 데이터의 수도 8개에서 16개(BL8 → BL16)로 늘렸다는 설명이다. 칩 내부에 오류정정 회로(Error Correcting Code)를 내장하고 있다.

초고속 동작 특성을 확보하기 위한 기술들도 적용됐다. D램의 읽기/쓰기 회로를 최적의 상태로 조정하는 고속 트레이닝 기술(high speed training scheme), 전송 잡음을 제거하는 DFE(Decision Feedback Equalization), 명령어 및 데이터 처리를 병렬화 하기 위한 4페이즈 클로킹(4phase clocking), 읽기 데이터의 왜곡이나 잡음을 최소화하기 위한 저잡음/고성능 DLL(Delay locked loop) 및 DCC(Duty Cycle Correction)회로 등 신기술이 채용되어 DDR4의 대비 데이터 처리 속도가 크게 개선됐다.

SK하이닉스 D램개발사업 VPD담당 조주환 상무는 “세계 최초로 JEDEC 표준 규격의 DDR5 D램 제품을 만든 기술 경쟁력을 기반으로, DDR5 시장이 열리는 2020년부터 본격 양산을 개시해 고객 수요에 적극 대응할 계획”라고 말했다.