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3나노 공정 전투 벌어진다...TSMC 승부수 던져2022년 양산...누가 깃발 꽂느냐

[이코노믹리뷰=최진홍 기자] 글로벌 파운드리 시장에 전운이 감돌고 있다. 삼성전자가 3나노 공정을 위한 로드맵을 빠르게 전개시키는 가운데 대만의 TSMC도 3나노 공정을 준비하는 것으로 확인됐다. TSMC의 구체적인 3나노 공정 로드맵은 오는 4월 29일 북미 기술 심포지엄에서 공개될 전망이다.

미세공정의 선점은 결국 팹리스 생태계를 주도할 수 있다는 말과 같기 때문에, 그 파급력에 특히 관심이 집중되고 있다. 만약 삼성전자가 TSMC보다 먼저 3나노 공정의 승기를 잡으면 삼성전자와 협력하는 부품 및 장비 업체는 자연스럽게 글로벌 스탠더드에 올라갈 수 있다. 이는 국내 부품 소재 사업에도 좋은 영향을 미칠 전망이다.

▲ 화성 EUV 공정 라인. 출처=삼성전자

글로벌 파운드리 시장에서 삼성전자는 아직 TSMC의 벽을 넘지 못하고 있다. 그러나 기술력은 상당하다. 2018년 미국에서 파운드리 포럼을 열어 3나노 로드맵을 전격 밝혔기 때문이다. 삼성전자는 당시 주력 양산 공정인 14와 10나노 공정, EUV를 활용한 7, 5, 4나노 공정에서 새롭게 3나노 공정까지의 로드맵을 공개했으며, 향후 광범위한 첨단 공정 개발과 설계 인프라, SAFE(Samsung Advanced Foundry Ecosystem)의 지속 확장에 대해 발표했다.

2018년 미국 글로벌파운드리가 일찌감치 7나노 공정 레이스에서 탈락한 후, 미세공정 경쟁은 삼성전자와 TSMC로 더욱 좁혀졌다. 여세를 몰아 정은승 사장은 2018년 미국 샌프란시스코에서 열린 '국제반도체소자학회(IEDM, International Electronic Devices Meeting)'에 참석해 GAA(Gate-All-Around) 트랜지스터 구조를 적용한 3나노 공정 등 최근 연구 성과를 공개했다.

삼성 파운드리 포럼과 삼성전자 파운드리 에코시스템(SAFE, Samsung Advanced Foundry Ecosystem) 등을 매개로 한 에코 시스템의 시너지 결과다.

▲ 정은승 사장이 GAA(Gate-All-Around) 트랜지스터 구조를 적용한 3나노 공정을 발표하고 있다. 출처=삼성전자

삼성전자는 GAA에 이어 3GAE(3나노 Gate-All-Around Early)의 공정 설계 키트(PDK v0.1, Process Design Kit)를 팹리스 고객들에게 배포하기도 했다. 공정 설계 키트는 파운드리 회사의 제조공정에 최적화된 설계를 지원하는 데이터 파일이다.

이를 활용하면 팹리스 업체가 제품 설계를 보다 쉽게 할 수 있어 시장 출시까지 소요 기간을 단축하고 경쟁력을 높일 수 있다. 삼성전자의 3GAE 공정은 최신 양산 공정인 7나노 핀펫 대비 칩 면적을 45% 가량 줄일 수 있으며, 약 50%의 소비전력 감소와 약 35%의 성능 향상 효과가 기대된다는 설명이다.

3나노 공정에서 독자적인 MBCFETTM(Multi Bridge Channel FET) 기술에 집중하는 분위기도 연출됐다. 나아가 아마존 웹 서비스(AWS), 마이크로소프트(Microsoft), 자동화 설계툴(EDA) 회사인 케이던스(Cadence), 시놉시스(Synopsys)와 함께 진행하는 SAFETM-Cloud 서비스까지 선보였다.

이에 맞서는 TSMC는 4월 3나노 공정 로드맵을 밝히며 맞불을 놓는다는 전략이다.

관건은 삼성전자와 동일하게 GAA로 가느냐, 아니면 기존 핀펫 기술의 채택이냐다. 두 회사 모두 2022년을 3나노 양산 시기로 설정했기 때문에 치열한 신경전이 불가피하다. 여기에 EUV 장비 수급도 두 회사의 경쟁에 큰 영향을 미칠 것으로 예상된다.

최진홍 기자  |  rgdsz@econovill.com  |  승인 2020.01.23  12:18:07
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