5월 12~13일 이틀 동안 벨기에 루벤에서는 전 세계 반도체 전문가들이 모여 ‘무어의 법칙’을 점검하는 2016 IRDS 로드맵 회의를 갖는다. 반도체산업계는 1990년대부터 ‘무어의 법칙’에 맞춰서 연구개발로드맵을 작성하고 수백개의 제조업체와 부품업체들이 이 목표에 맞추도록 연구개발을 해왔다. 로드맵이 중요한 이유는 한 차원 더 높은 반도체 칩을 생산하기 위해서는 관련 장비나 소재 그리고 공정기술들이 모두 함께 발전해야 하기 때문이다. 수백 단계의 생산공정 중에서 하나라도 새로운 공정의 요구에 부응하지 못하면 나머지 모든 노력들이 수포로 돌아가기 때문이다. 물론 로드맵에 부응하지 못하는 장비나 부품업체는 시장에서 퇴출되고 만다. 이렇게 무어의 법칙에 따르는 현상을 ‘모어 무어(More Moore)’라고 부른다. 반도체 메모리나 마이크로 프로세서의 기본구조를 이루는 CMOS 기술을 발전시켜서 단위 칩의 제조단가를 낮추는데 주력해왔다. 반도체 업계가 로드맵에 맞춰 일심동체가 되어 기술발전을 이어온 덕에 컴퓨터 성능은 지수함수적으로 발달해 왔다. ‘무어의 법칙’은 컴퓨터 속도 발달에만 영향을 미친 것이 아니라 대부분의 디지털 기기나 디바이스의 기술발전을 주도해 왔다.

 

무어의 법칙을 따르는 ‘More Moore’ 전략

반도체의 집적도가 18개월마다 2배로 늘어난다는 ‘무어의 법칙’은 DRAM과 로직 칩 분야에서 계속되고 있다. 현재 PC용 로직 칩의 선폭은 14㎚ 공정기술까지 상용화되어 있다. 인텔은 원래 기존 14㎚급 노광장비로 10㎚ 칩을 2016년 하반기에 생산할 계획이었다. 그런데 고난도공정에 따른 원가상승을 이유로 10㎚ 상품은 2017년 하반기 이후로 출시 시점을 미룬다고 발표했다. 선폭을 줄여도 경제적 이득이 없는 상황이라면 14㎚급 제품의 공급기간을 늘려서 설비투자비를 많이 회수하겠다는 복안으로 보인다. 인텔은 그동안 2년 간격으로 미세선폭을 적용한 새로운 칩을 개발해 왔지만 앞으론 3년 간격으로 변경한다고 공표했다. 인텔이 개발 간격을 느리게 잡는 이유는 신규개발에 따르는 투자비용에 비해서 미세 선폭의 제품이 제공하는 경제적 이득이 거의 없게 되었기 때문이다. 하지만 인텔은 ‘무어의 법칙’이 당분간은 7㎚와 5㎚까지 이어질 수 있다고 전망하고 있다.

인텔의 입장과 달리 삼성전자는 2016년 중에 10㎚ 칩을 생산할 예정이다. 이미 2016년 2월부터 10㎚급 8Gb DDR4 DRAM을 양산하고 있다. 극자외선(EUV)노광장비를 사용하지 않고 4중 패턴(Quadruple Patterning) 노광기술을 사용했다. 그리고 모바일용 애플리케이션 프로세스(AP)에도 현재 생산 중인 14㎚에 이을 10㎚와 7㎚ 제조공정을 도입할 계획을 밝혔다. 우선 10㎚ 칩은 기존 14㎚ 공정을 개선해서 2016년 하반기에 생산한다는 복안이다. 그리고 7㎚ 칩의 대량생산은 신규 투자한 극자외선(EUV) 노광장비를 이용한다고 한다. 다중패턴 노광기술을 7㎚에까지 적용하기는 어렵기 때문에 최신 EUV노광장비를 채용하는 방안을 검토할 수밖에 없다. 따라서 7㎚ 뿐만 아니라 5㎚ 급까지도 고려한 설비투자 방안을 마련하게 될 것 같다. 10㎚ 이하 공정부터는 실리콘 대신 실리콘게르마늄(SiGe)과 같은 신재료를 사용할 계획이다. 다만 어떤 재료, 어떤 구조를 적용할지는 구체적으로 공개되지 않았다.

EUV 노광설비는 네델란드 기업인 ASML이 독점적 기술을 갖고 있다. 현재 ASML은 하프피치(Half-Pitch)가 16㎚ 해상도를 갖는 스캐너를 제공하고 있다. 이를 이용하면 10㎚와 7㎚급 칩을 생산할 수 있다. 5㎚급 칩을 제조하려면 하프피치 해상도가 13㎚급은 되어야 한다. ASML측은 2017년 하반기나 2018년이 되어야 공급이 가능하다고 한다. 그러면 2년 시험가동기간을 고려할 경우 2020년엔 5㎚급 생산도 가능하다는 추측이 가능하다. 더욱이 ASML 측은 지금부터 10년 후에 3㎚와 2㎚ 공정기술을 이용한 칩을 만들 장비도 이미 준비하기 시작했다고 한다.

대만의 TSMC는 2015년에 16㎚ 칩 생산을 개시했지만 2016년에 10㎚ 칩을 선보이고 2017년 초엔 대량생산 단계에 이를 수 있다고 공표하고 있다. 뿐만 아니라 2017년 후반기엔 7㎚ 칩도 생산한다고 한다. 하지만 지금까지 어느 기업도 매년 연속해서 새로운 미세공정 칩을 생산한 사례는 없다는 점에서 지켜볼 뿐이다.

 

무어의 법칙을 무시하는 ‘More than Moore’ 전략

로직 칩과 달리 낸드플래시는 회로 선폭이 미세화되면 플로팅게이트(Floating Gate)의 면적도 같이 줄어들므로 저장할 수 있는 전자의 개수가 감소하는 문제가 발생한다. 낸드플래시는 플로팅게이트에 전자를 저장하거나 빼내는 방법으로 0과 1을 구분한다. 저장 가능한 전자 개수가 줄어들면 오류가 발생하기 쉽다. 따라서 평면형 낸드플래시는 선폭을 줄이는 대신 3D 적층 구조로 발전하고 있다. 낸드플래시뿐만 아니라 차세대 메모리들(STT-MRAM, ReRAM, PCRAM 등)은 선폭 미세화라는 ‘무어의 법칙’을 무시하고(More than Moore) 다양한 구조를 추구하고 있다.

전통적으로 CPU의 성능을 측정하는 수단으로 마이크로프로세서가 명령을 수행하는 속도를 나타내는 크락 스피드(Clock Speed)로 판단한다. 그런데 2000년 이후로 CPU의 집적도는 높아지지만 크락 스피드는 3~4 GHz를 넘어서지 못하고 있다. 인텔은 원래 10GHz 정도까지 속도를 높이려 했지만 회로가 녹아버릴 만큼 발열이 심해져서 결국 포기했다. 대신 CPU 성능을 높이는 방법으로 여러 개(2, 4, 8개)의 코어를 함께 묶는 멀티 CPU구조로 발달시켜 병렬연산 기능을 추구하고 있다. 하지만 CPU는 순차적으로 연산하도록 설계되고 최적화되었기 때문에 그래픽등과 같은 다중처리 업무엔 한계가 있다. 반면에 단순한 연산기능을 처리할 수 있도록 간단히 설계된 코아들을 1000여 개 모아서 만든 것이 그래픽프로세서 즉, GPU이다. GPU는 CPU같이 다양한 업무를 처리할 만큼 똑똑하지는 못해도 같은 일을 동시에 고속으로 처리하는 능력은 탁월하다. 따라서 최근엔 모바일 프로세서에 CPU와 GPU를 결합한 칩들이 등장하고 있다. 복잡하고 다양한 의사결정이나 자원배분은 CPU가 맡고, 그래픽 처리와 같은 단순하지만 처리할 일이 많은 업무는 GPU가 맡아서 처리하는 식으로 역할 분담이 이루어지고 있다.

최근에 인공지능기술이나 가상현실 기술이 각광을 받으면서 CPU의 역할이 줄어들고 오히려 단순 반복적인 일이 더욱 많아지는 현상이 나타나고 있다. 인공지능 알파고와 같이 엄청난 양의 데이터를 반복 학습해서 확률적 빈도를 찾아내는 일이나, 가상현실과 같이 3차원 주변 환경을 실감나게 처리하는 일은 단순하지만 고속으로 많은 데이터를 동시에 처리하는 데 유리한 GPU의 역할에 해당한다. 컴퓨터 칩의 용도에 따라서 중요성을 판단한다면 이젠 CPU와 같이 고도의 다양한 기능을 처리하는 칩보다 단순하지만 빅데이터를 고속으로 처리하는 GPU의 중요성이 점차 중요해지는 시장환경이 조성되고 있다. 따라서 컴퓨터 성능은 ‘무어의 법칙’에 따른 속도 경쟁에서 벗어나서 일의 성격에 따라서 CPU와 GPU의 역할 분담은 물론이고 전력소모량, 응용시스템과의 연동 등을 최적화시키는 시스템 패키지 설계기술이 매우 중요한 시대로 반도체 기술의 발전방향이 바뀌었다.

 

실리콘 반도체를 뛰어넘는 ‘Beyond Moore’ 전략

디지털 장비에서의 언어는 ‘1’과 ‘0’이다. 트랜지스터를 통해서 전기가 흐르면 ‘1’이고 스위치가 꺼지면 ‘0’이다. 만약 트랜지스터에 흐르는 전기가 옆으로 새면 스위치가 오작동하게 된다. 트랜지스터가 이런 오작동을 하게 되는 선폭의 한계가 3㎚ 정도라고 알려져 있다. 노광기술이 선폭을 5㎚ 이하 2~3㎚까지 낮출 수 있다고 하지만 선폭을 줄어서 오작동하거나 제조공정 비용이 증가해서 경제성이 뚜렷치 않다면 시장은 그 길을 외면하게 된다. 전문가들도 대략적으로 2022년경이면 적어도 실리콘 반도체 시대는 종말을 고하게 된다고 말하고 있다. ‘무어의 법칙’은 자연계의 물리적 현상을 대변하는 과학적 현상이 아니고 단지 경제적 관점에서 그리고 프로세스 엔지니어링 관점에서 반도체 업계가 내세워 온 실행목표이다. 트랜지스터가 미세해질수록 제조비용은 급격하게 증가한다. 선폭만을 고려하면 28㎚ 칩이 가장 경제성이 높다고 한다. 그럼에도 불구하고 칩을 미세화시킨 이유는 로직의 미세화로 인해 칩 안에 생긴 여유 공간에 그래픽, 비디오, 암호 기능 등 다양한 부가기능들을 삽입할 수가 있었기 때문이다. 모바일 장비들은 프로세서 안에 데이터 입출력, 통신 등 많은 기능들이 삽입시킨 시스템온칩(SOC) 형태로 발전해 오고 있다. 앞으로 로직의 처리속도를 조금씩 높인다 해도 전체 디바이스 성능의 향상 효과는 크지 않다. 따라서 이미 성숙한 실리콘 반도체기술로는 더 이상 기술혁신이 곤란한 상황에 부딪혔다. 결국 전자이동속도가 더 빠른 GaAs나 그래핀 등을 채용하고 광학기술과 전자기술을 결합한 칩을 개발하는 등 새로운 소재와 설계기술의 혁신만이 반도체의 미래를 밝힐 수 있다. 실리콘 반도체에 기반했던 ‘무어의 법칙’이 새로운 ‘무어의 법칙’으로 이어갈 수 있는 실마리를 2016 IRDS 로드맵 회의에서 마련하길 기대해 본다.